FPGA输入数据错误

快乐小鱼 · 发表于 2018-7-22 16:25:58

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16位数据并行输入FPGA，得到的数据偶尔会在某一位上由0变成1，这是为什么呢？

ciper80 · 发表于 2018-7-22 20:23:50

数据位不同步，采样出问题了！

lovelaner · 发表于 2018-7-24 00:36:48

回复 1# 快乐小鱼

setting input delay for each parallel data input pin.

zqq624723237 · 发表于 2018-7-24 09:27:08

并行不能太快，因为各bit之间不是完全同步的，必须经过一定的同步机制

YYFFLLMMNN · 发表于 2018-8-2 13:16:51

从外面进来的信号，属于异步信号。
首先就要避免亚稳态的出现。
比如你的采样时钟，到底是上升沿采样还是下降沿采样；
比如是否需要打拍；

花涛 · 发表于 2018-8-9 13:58:16

同步问题

zhangbinsniper · 发表于 2018-8-13 19:51:55

Please check the skew between 16 data wire, if the skew is enough large it may lead to similar failure

fhy420462303 · 发表于 2018-8-15 17:09:47

时序有问题了呗，FPGA下板子的时候sdc没有写好，将input delay设置大一点！

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