关于verilog中的“#”问题

uiwjyb · 发表于 2018-7-8 10:11:07

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一直以为verilog中的“#”只能用于testbench中，用来产生延时，可是最近几天看别人写的i2c协议却频繁地发现RTL代码中也在使用“#”，求诸位高手帮我解释一下，这个“#”用在这些语句中的目的是什么，下面是例子：

复制代码

uiwjyb · 发表于 2018-7-9 09:48:30

没有人回答吗。。。

Ground_lan · 发表于 2018-7-9 09:58:32

在clk上升沿之后的1个时间单位后，将<=后边的值赋给前边，其目的是为了避免设计中的竞争。#1在后端综合时实际上是没有用的。

吾要单片机 · 发表于 2018-7-9 10:09:10

在clk上升沿之后的1个时间单位后，将
Ground_lan 发表于 2018-7-9 09:58

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既然目的是“为了防止冒险竞争”，但是最后综合时又被忽略了，那这样做有什么实际意义呢？对这个问题我也很不解，延迟时间并没有产生实际的电路，只是为了仿真好看吗？在我的设计中从来没有使用过这种语句。

土门 · 发表于 2018-7-9 10:21:17

只用于仿真吧

uiwjyb · 发表于 2018-7-9 10:33:52

回复 3# Ground_lan

那这样写没有用，为啥不直接不写它呢

gaurson · 发表于 2018-7-9 13:52:06

基本上就是为了仿真更接近于实际电路，好看点。不写也没有关系的。

window_blinds · 发表于 2018-7-9 14:59:36

方便仿真，有一些仿真器是基于时间，有一些则是基于事件，在前仿真时表现的结果会出现不同结果。所以在前仿时为了模拟后仿真情况，加入一定的延时（#）。

uiwjyb · 发表于 2018-7-9 15:32:51

回复 4# 吾要单片机

我也这样觉得，但因为这是从别人的例子上截过来的，所以我认为这样写肯定有什么好处，不然就是画蛇添足，都能出书了不至于回画蛇添足吧

uiwjyb · 发表于 2018-7-9 15:35:36

回复 8# window_blinds

哦那我懂了，是要模拟实际情况中的器件的传输延时是吧

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