关于verilog中的“#”问题

zzczx · 发表于 2018-7-9 21:30:08

也是为了看波形方便

雪影绒飞 · 发表于 2018-7-10 10:47:10

1、#1延迟为了仿真时波形查看方便，和时钟沿错开一个时间单位。2、防止竞争和冒险。有些模块级仿真，IP核前级模型是用block赋值，后级IP用block赋值，你中间用#1延迟，一般可以避免竞争和冒险。
3、#1延迟，可以仿真holdtime相关的问题时，比较方便，一般holdtime的时间一般小于1ns，除非特殊的存储器模型holdtime大于1等，所以这里加#1延迟，在混合仿真，需要考察holdtime时一般不容易出错。

uiwjyb · 发表于 2018-7-10 11:02:56

回复 12# 雪影绒飞

好的谢谢啊

rosshardware · 发表于 2018-7-10 11:02:58

就是为了仿真出来的波形跟实际电路行为更贴近加的，对综合没有影响，因为综合是根据实际Ｃｅｌｌ　的延迟进行分析的。　建议对电路熟悉后，最好不要写这种风格代码，容易出问题，在有些代码写了＃，没有代码没有写＃的地方，仿真的时许可能会乱掉

liuyangqwin2 · 发表于 2018-7-10 15:59:18

<Correct Methods For Adding Delays To Verilog Behavioral Models> 好好看看这篇文章

uiwjyb · 发表于 2018-7-11 10:32:39

回复 14# rosshardware

主要是一本书上这样写，我就很好奇他为啥这样写，我自己从来不这样写

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