DC综合里加了门控时钟，综合后仿真出错

l962162691 · 发表于 2017-11-8 22:45:29

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RTL里没有加门控，在DC脚本里加了insert_clock_gating插入锁存器+与门的门控，综合后FORMALITY验证通过，结果后仿时，用的testbench和没加门控时的后仿代码相同，结果却不对，请问是为什么？怎么解决？门控的使能信号是内部产生的，也不理解，求赐教~谢谢

harry_hust · 发表于 2017-11-9 14:53:27

如果是DC自己插入的clock gating，那基本没啥问题。后仿出问题再正常不过了，一般都是timing问题，抓信号分析就好了，TB在port上记得也最好要加delay。
空说无凭，要想证明是clock gating的问题，请先抓出出问题的地方的波形。

l962162691 · 发表于 2017-11-9 20:37:02

回复 2# harry_hust

谢谢回答，抓波形看了一下，模块内有些寄存器在异步复位后变成了高阻态，是我插门控出错了吗？用的set_clock_gating_style和insert_clock_gating两条语句，谢谢！

haimo · 发表于 2017-11-10 09:21:41

回复 3# l962162691

这些寄存器用的时钟是不是有一段高电平

l962162691 · 发表于 2017-11-10 11:52:06

回复 4# haimo

没有，始终是高阻态

haimo · 发表于 2017-11-10 14:10:23

回复 5# l962162691

你的意思是这些寄存器的clk端就是高阻，就是clock gate的输出是高阻？

y23angchen · 发表于 2017-11-10 15:11:27

如果该时钟默认是高电平，即我们平时说的反相时钟，那么插入的CG 输出的时钟为不定态，需要在这里deposit一个值。

l962162691 · 发表于 2017-11-11 10:47:34

回复 6# haimo

就是这个样子的，同一个寄存器，有时钟，但是没有输出

l962162691 · 发表于 2017-11-11 10:48:20

回复 7# y23angchen

不好意思我不太明白，能不能详细说一下？

haimo · 发表于 2017-11-13 13:54:29

回复 8# l962162691

我看到gck_tb/gci_i/\a_reg[12]/ck是有时钟的，这个时钟clock gate模块的输出还是输入

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