Verilog基本电路设计之二（时钟无缝切换）

window_blinds · 发表于 2017-9-8 15:11:22

回复 79# 杰克淡定

还有一个问题，如果重新定义create_clock clk_mux的话，由于clk_mux来源于两个不同频率的时钟，那么-period以及-waveform等参数又该如何确定呢？

杰克淡定 · 发表于 2017-9-8 15:47:52

本帖最后由杰克淡定于 2017-9-8 15:49 编辑

回复 81# window_blinds

你得先把因果顺序弄清楚。
因为你的应用场景需要切换后的时钟与两个源时钟保持同步，所以切换后的时钟你必须定义为create_generated_clock；
因为你的应用场景无需切换后的时钟与两个源时钟保持同步，所以切换后的时钟你可以定义为create_clock。

切换前后同步与否，不是受切换电路限制的，是根据你的应用需要来的。

如果切换后时钟可以定义为create_clock，说明它就是一个全新的异步时钟域，相位设置自然不用受限于前面的两个源头，频率则根据前面两个源头的最大可能值确定即可。