Verilog基本电路设计之二（时钟无缝切换）

capcomwf · 发表于 2017-6-29 16:06:51

回复 69# haimo

和频率差没关，和频率值有关，和实际应用的切换时间有关。

PS：楼主发的这些topic都很有价值阿，我想和楼主学做菜，啊不，学FPGA，能否交流下QQ啥的随时请教呢？
话说我咋还有个回复发不出来在审核了咧？

杰克淡定 · 发表于 2017-6-29 18:58:17

回复 69# haimo

看你这么回答，应该是能熟练使用这个电路了。目前这个设计对于某些应用场景，可能存在冗余的设计；而在另外的应用场景中，可能健壮性又有欠缺。只有真正理解了原理，才能游刃有余地灵活变通，增减这个设计以满足自己的实际应用场景。

泪相随 · 发表于 2017-7-10 10:25:01

通俗易懂，好样的

galaxyhaha · 发表于 2017-8-13 21:22:58

感谢！最近找工作正好用得到！

sunflower_csy · 发表于 2017-8-23 08:56:37

学习了

window_blinds · 发表于 2017-8-23 13:40:19

good，学习了。

wenmyx · 发表于 2017-8-23 13:42:36

学习下~~~~~~~~~~~~~

window_blinds · 发表于 2017-9-8 10:38:47

向楼主求教一个问题，做了时钟切换，对于切换的位置以及切换后的时钟，在DC综合的时候该如何去约束？PT怎么设置时序检查呢？

杰克淡定 · 发表于 2017-9-8 11:19:30

回复 78# window_blinds

一般应用场景，切换后得到的时钟clk_mux与切换前的clka和clkb是异步关系。重新定义create_clock clk_mux即可。

window_blinds · 发表于 2017-9-8 13:49:22

回复 79# 杰克淡定

谢谢楼主解答！
我切换的是clk和它的分频clk_div，那么切换后的clk_mux时钟域抓取clk、clk_div时钟域的信号需要做同步处理吗？

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