定义clock之后，可以穿过哪些单元，需要在哪重新定义clock

dyytx · 发表于 2017-8-5 19:41:15

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比如说从外部进来的信号（create_clock）定义成时钟，可以穿过非门，异或门之类的这种吗？
如果经过gating_cell之后，需要重新定义时钟吗

Timme · 发表于 2017-8-5 23:41:02

可以，不用

dyytx · 发表于 2017-8-6 21:10:54

回复 2# Timme

经过gating_cell之后，也不用吗？

Timme · 发表于 2017-8-7 07:40:44

回复 Timme

经过gating_cell之后，也不用吗？
dyytx 发表于 2017-8-6 21:10

登录/注册后可看大图

dc自动插了1万个gating_cell，难道还要定义1万个时钟吗？
不用。

seuxiaoj · 发表于 2017-8-7 13:29:02

分频的地方可以create_generated_clock

frustrate · 发表于 2017-8-7 16:11:41

ck_gate 默认是 through pin

dyytx · 发表于 2017-8-7 16:31:05

回复 4# Timme

感谢

dyytx · 发表于 2017-8-7 16:59:02

回复 6# frustrate

感谢

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