Modelsim仿真问题

Dany20

Hi 大神们好，
      请教一个问题，目前在公司仿真一个工程，工程由Verilog和VHDL编写。目前遇到一个问题，在进行仿真时，即使VHDL文件没有添加全，modelsim不会有任何警告和报错，只是输出波形为XX。
      这个的话，我很难知道输出波形XX是代码有BUG还是仿真文件没有添加全。请问有什么解决办法么？

yirujiwang

你少添加文件，没语法错误当然不会报错呀，但可能少了输入信号跟其他信号相关联的，就会导致输出不确定值。有因才有果，你应该顺藤摸瓜往回找到源头。

gaurson

少加文件，编译应该会报错吧？波形里面应该有代码层次路径，你追踪一下X态的源头，看看是不是缺少代码所致。感觉你的描述不够清楚，不能判断少加文件到底有什么影响，印象中不加全的话，肯定会有告警的。

Dany20

回复 2# yirujiwang
     谢谢大神。

Dany20

回复 3# gaurson
      确实是缺少了部分模块的文件，但是仿真的时候没有任何警告和报错，只是波形文件中，该模块的输出信号全部为XX。

      以前我一直认为会有报错。


     谢谢大神