PT约束问题，求解

gubo1 · 发表于 2017-3-23 16:15:08

是否可能是接口时序出了问题？？

1027199631 · 发表于 2017-3-23 16:27:13

回复 21# gubo1
？？？正常工作频率下接口时序是有问题，降频接口时序正常。这是我的问题呢，所以在找原因

xworld2008 · 发表于 2017-3-23 21:44:15

传输线上加上拉电阻，将传输线弄短些，怀疑你们的驱动不够，延时太长

1027199631 · 发表于 2017-3-24 09:38:43

回复 15# 大龄文艺男青年

现在测试发现：不降频，不降压，clk接函数发生器，接口时序正常，但是接晶振就不正常了。。。。。不降频，降压，clk无论接函数发生器还是晶振，接口时序都正常。
这说明晶振产生的时钟导致设计hold出现问题，可是不知道是什么原因引起的？问：晶振产生的时钟，如果占空比不一致，是否会导致我hold问题？

mnluan · 发表于 2017-3-24 11:01:45

这么看来，会不会是芯片内部的PLL工作异常？无法锁定在固定的频率上。

明确一点，降频能解决的，就肯定不是hold问题！！hold出问题，无法通过降频解决！！

xworld2008 · 发表于 2017-3-24 11:27:36

如果你设计的芯片内部使用了正负沿，占空比会有影响

1027199631 · 发表于 2017-3-24 11:48:54

回复 25# mnluan

现在不降频就可以解决了呢，降低电压使管子工作在max.lib环境，会加大data_path上的延时，从而为hold留出余量，故降低压降，解决时序问题可以知道是hold问题。我的setup余量与65ns，不可能是setup问题

mnluan · 发表于 2017-3-24 14:33:13

回复 27# 1027199631

如果降频后，问题存在，但是降压后，问题消失，则有可能是hold问题。如果降频后，问题消失，则肯定不是hold问题。hold出问题，与工作频率无关。

数字电路分析的setup和hold，都是基于有个正确的时钟源。如果时钟源不稳定，导致采样出错。这样的情况，时序分析软件是分析不出来的。

根据你说的，换成函数发生器后，问题解决。我更倾向于是芯片内部的时钟源不稳定造成的，而不是hold。仅供参考。

1027199631 · 发表于 2017-3-24 14:51:53

回复 28# mnluan

时钟源不稳定，是否可以理解为存在抖动？PR之后我并没有设置uncertainty余量，而我的hold余量为0，所以才会出现这个问题

大龄文艺男青年 · 发表于 2017-3-24 21:20:39

回复大龄文艺男青年

现在测试发现：不降频，不降压，clk接函数发生器，接口时序正常，但是接晶振 ...
1027199631 发表于 2017-3-24 09:38

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有正负沿设计，占空比是有可能影响hold的

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