论uvm寄存器模型的重要性。

eaglezhang01

回复 30# chensong0007


   所以，你应该用工具自动生成的register model，要是你自己用脚本生成的别人并不一定放心的用，而且你的脚本功能一定没有工具那么全面，其实生成register model还有很多选项的，比如大小端，filed是否随机，是否生成覆盖率需要的代码等。

juzhimin

回复 24# chensong0007


    看了点资料说用VCS ralgen工具生成的reg model 是不能查看源代码和更改的源代码的，是吗？

eaglezhang01

回复 32# juzhimin


生成的的文件肯定可以修改的

lx2116

回复 1# chensong0007


   楼主请教一个问题，因为张强《UVM实战》书上的register model比较简单。现在有一个8位的寄存器status，其中每一位为一个reg_field，请问在建模的时候需要为每一位建一个uvm_reg 的继承类吗？因为如果只建一个class status extends uvm_reg，那么在uvm_reg_block 的继承类中调用这个status 的configure时其第三个参数（后门访问路径）如果直接写"status"好像不太对，因为每一位寄存器都有一个对应的名字。另外书中在base_test中例化uvm_reg_block的继承类后调用其configure方法，说第二个参数参考7.3节后门访问，但是7.3节好像还是一个空字符串,这又是为什么呢？写的有点乱，望海涵！还请帮忙指点迷津！

juzhimin

回复 33# eaglezhang01


    既然能修改那是不是应该能查看代码呀？

eaglezhang01

回复 35# juzhimin


  是的，生成的就是一个一般的.sv文件

chensong0007

回复 29# 不想起的猪


个人认为汇编代码并不是导致寄存器模型不适用于SoC验证的原因，可能是在大部分SoC系统级的验证testcase基本上就是代码，而不像UVM中我们常用的sequence。所以大家都觉得可以不用UVM环境了，也不需要寄存器模型了。实事上我个人认为Soc中还是可以用UVM平台的，因为SoC系统中除了代码，有时也需要激励吧。

不想起的猪

回复 37# chensong0007


   这是由cpu特性决定的，它的程序必须是写好的。   soc是可以用的，后期要解决的是cpu与soc指令匹配度的问题。比如cpu发送的ahb/axi指令是不是与soc amba vip匹配，这个很难，尤其当cpu自己做的还有定制的指令时。所有好多都会做真cpu的仿真，这个时候就会遇到以往使用的uvm环境与真cpu不匹配的问题，如何解决我暂时没想到比较好的办法。

chensong0007

回复 38# 不想起的猪

真cpu也不一定不能用UVM,其实code代码也可以做到被随机生成。当然这是个要有想像力和技巧的活。

不想起的猪

回复 39# chensong0007


   嗯，希望有一天可以被某位大神实现吧。   不过cpu的验证集中在指令集上跟soc环境挺难兼容的。