systemVerilog中logic与bit的区别问题

天涯_0

突然之间看了下手册，看到下面的一个想不通的问题。在顶层模块中要使用logic，而在其中一个模块中使用了bit数据类型。





我想请问一下logic和bit的区别在哪里。谢谢。
file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\1250544350\QQ\WinTemp\RichOle\YO`ED5LT532ZMZD__H`2~NL.png
file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\1250544350\QQ\WinTemp\RichOle\YO`ED5LT532ZMZD__H`2~NL.png

nativeda

IEEE Standard for SystemVerilog—Unified Hardware Design, Specification, and Verification Language

6.11.2 2-state (two-value) and 4-state (four-value) data types

Types that can have unknown and high-impedance values are called 4-state types. These are logic, reg, integer, and time. The other types do not have unknown values and are called 2-state types, for example, bit and int.

ltshan

回复 1# 天涯_0

logic是对DUT中的wire, reg最真实的模拟，都是四值，无符号。
而且该类型既可以传给wire又可以reg。 用起来很方便。 在传参数给DUT(数字电路)时尽量使用它。

bit是偏软件的概念。 二值变量类型。 可在远离硬件的应用层使用。

天涯_0

回复 2# nativeda
thank you

天涯_0

回复 3# ltshan

那用bit的可以用logic代替，而logic的确不能用bit替代。这个理解对吗？

IC小飞侠

logic有0 1 x z 四种状态
bit 只有0 和 1 两种状态

ltshan

回复 5# 天涯_0

可以这么理解。 不过为什么在logic基础上再引入二值逻辑，主要原因还是要把验证的硬件layer和软件layer分开。  在软件世界里只要考虑二值逻辑，用bit的话效率更高。

nativeda

回复 5# 天涯_0

bit变量换成logic类型，变量初始值就变了，小心出问题

wuyuede007

回复 8# nativeda

会变成什么？x？

haiyi198712

没什么太大的区别，我一般仿真中能编译过就好了