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[求助] bandgap做LVS验证时遇到这样的问题该如何解决?

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发表于 2016-10-17 17:11:52 | 显示全部楼层 |阅读模式

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本帖最后由 桨paddle 于 2016-10-17 17:13 编辑

QQ图片20161017170433.png
如图,在做LVS验证的时候,comparison过了,然而ERC报错,哪位大神可以解释下这个ERC报错是什么意思?该如何解决?
QQ图片20161017170442.jpg
发表于 2016-10-17 17:16:38 | 显示全部楼层
顶一个,大神来解答一下
发表于 2016-10-17 17:50:36 | 显示全部楼层
本帖最后由 tuohong 于 2016-10-18 09:22 编辑

这是个ERC提示。因为Nwell接到了地电位,在常见的psub nwell工艺中,这是不太符合常规或者说不太常见的接法,更容易引起本应隔离的PN节正向导通或者触发LU等可靠性问题,所以command file给出提示,指引设计者特别注意此处接法。
 楼主| 发表于 2016-10-17 20:29:01 | 显示全部楼层
回复 3# tuohong


    感谢回复~~~检查了整个电路,发现是bjt里的N well接地,请问这个有什么影响么?
发表于 2016-10-17 22:51:45 | 显示全部楼层
没有问题的撒
发表于 2016-10-18 10:25:13 | 显示全部楼层
这个“影响”不是指的你这种具体的电路连接关系,而是这种连接关系的情况下,可能更容易触发一些寄生问题,例如latch up,所以要判断这个“影响”,要结合的是此处layout的布局、以及芯片工作和测试中的应用状态。
发表于 2016-10-18 15:10:05 | 显示全部楼层
最好还是把它清了。
发表于 2016-10-18 17:10:55 | 显示全部楼层
回复 7# 德布劳内


   :L:L:L
发表于 2016-10-21 11:43:54 | 显示全部楼层
三极管的erc问题吧,确认一下,应该是没问题的
发表于 2016-10-28 17:56:37 | 显示全部楼层
NWELL接地了,离Pmos远一点,预防latch up
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