在DC和place阶段的max tran violation

xingyun666666

遇到一个疑惑，在DC和place时，clock network都是ideal的，怎么可能会有tran 的violation，就是约束的不合理吧？因为set_clock_transition的值比set_max_fanout值大，一般在DC和place阶段不会有max  tran的violation吧？

xingyun666666

回复 1# xingyun666666


   写错了，是set_max_transition，不是set_max_fanout。

zhzhixin

ideal clock network只是时钟信号是理想，其他的signal nets也受max_tran的约束

xingyun666666

回复 3# zhzhixin


    很开心收到您的回复，也就是说，在DC和place是的max  tran  violation都是在普通的与或非门的pin上？不会在时序器件 reg的CK pin上报出violation的？
另外，我发现有些net报出的max  tran  violation，感觉很怪，不是只报在pin上吗？

zhzhixin

回复 4# xingyun666666


   应该说在除了clock pin不会报violation外，reg data pin也会报violation。   至于net有错误，应该也是归结reg data pin 和 combinational gate pin 这些pin的violation，毕竟net最终也是连接到pin，可能是这些net的fanout数量不止一个，所以报的是net tran violation，我的理解是这样的。

鹏程琅月

回复 5# zhzhixin


    transition violation 报在 net上的情况是一种什么情况？按你说的，是因为后面fanout很多，并且都没法驱动，报在公共路径上吗?为什么不按pin报呢？   我的理解是：一般的都报在 pin上的情况，就是接到这个pin的net 没法驱动这个pin（net 里有个属性 actual_fall_transition_max,actual_rise_transition_max 这两个值比sdc里设置的max_transition值大，然后就有violation），然后icc把这个pin写到report里报出来。请您解释一下，report里显示net transition violation是一种什么原理？谢谢。