源同步（source synchronous）的outputconstraint

xiangpeis

看sta那个文档时，对于源同步，有如下一些描述：
In source synchronous interfaces, the clock also appears along with the data as an output. In such cases, there is normally a requirement for a timing relationship between the clock and the data. For example, the output data may be required to change only within a specific window around the rising edge of the clock.
为什么output data会在clock rising edge的周围变化啊？
对于普通的情况，往往是要求data在clock的周围保持稳定不变。

求助各位大大，请不吝赐教，谢谢。

tao2000

这个只是举得一个例子而已，一般源同步时，时钟和数据的关系有两种，1）边沿对齐 就是这个例子里面所得
2）数据中间对齐。你可以找个高速的AD芯片接口看看数据接口的时序，就是分着两种情况。
在知道了时钟和数据的关系就可以进行接下来的静态时序分析了。

xiangpeis

回复 2# tao2000


  谢谢解答。

我没了解过AD的使用情况，还是有点无法想像，尴尬。

这个source synchronous，要求的是data在clk rising edge周围可以变化，那clk rising edge不就sample到一个不稳定的数据么。

y23angchen

回复 3# xiangpeis


如果数据在时钟沿 变化， 则对面接收到时钟和数据后， 将时钟取反， 然后用取反的时钟去采数。如果时钟位于数据的中间， 则 对面接收到时钟和数据后，直接用时钟去采数据即可。

xiangpeis

回复 4# y23angchen

晕。好吧。明白了。

谢谢解答。。。