ISE引出时钟信号时报错

silverwolfman · 发表于 2016-9-23 11:43:21

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刚开始用Xilinx FPGA和ISE开发环境，用counter做了一个简单的时钟分频，其中一个信号sclk_out(3)引到了内部模块和外部的pin脚上，但是在Impletement Design， translate这一步报错。
ERROR:NgdBuild:770 - BUFG 'XLXI_14' and BUFG 'XLXI_14' on net 'sclk_out<3>' are
lined up in series. Buffers of the same direction cannot be placed in series.
ERROR:NgdBuild:924 - input pad net 'sclk_out<3>' is driving non-buffer
primitives:

如果信号只引入内部模块，编译可以通过，所以怀疑不能引入到外部pin脚上，加了BUFG，错误没有变化。或者是我实现的方法不对？请问一下是否有办法可以同时将分频的时钟给内部模块使用，并且输出到外部的管脚上？

谢谢

bjutzhang · 发表于 2016-9-23 12:20:51

全局始终不能引出到pin

silverwolfman · 发表于 2016-9-23 12:23:04

回复 2# bjutzhang
恩我也发现了，应该是我用的buff不对，改了OBUF，编译就通过了

bjutzhang · 发表于 2016-9-23 13:59:46

时钟最好不要引出吧，对时钟网络也不好呀

[求助] ISE引出时钟信号时报错

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