在placemnet时的设置

Lover_Momo

uncertainty 值会影响什么？

大龄文艺男青年

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   您说的有道理，可是在真正的项目中，我们在place前，要设置sey_clock_laten ...
xingyun666666 发表于 2016-9-1 14:16

                               
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   一般不设置，如果综合时候有设置latency，你就设置，如果综合时候没有设置，那你就不需要设，或者有些cts exception pin ，需要额外调整tree 长度的 ，才需要设置latency。

xingyun666666

回复 20# Lover_Momo

我思考了下， 为了让整个PR每个阶段的吻合性更好，我们应该这样做：
因为在CTS后是有 clock network delay的，有clock  transition的，但是在place时，如果不设置Set_clock_latency和set_clock_transition，那place和CTS吻合性肯定不好，所以这两个值一定要在try  run做完CTS后，返回来，在place之前设置上，这么想对吗？我现在有点晕了哦

xingyun666666

回复 22# 大龄文艺男青年


    因为在CTS后是有 clock network delay的，有clock  transition的，但是在place时，如果不设置Set_clock_latency和set_clock_transition，那place和CTS吻合性肯定不好，place时相当于latency是0，没有tran问题，这是不符合实际情况的啊，所以这两个值一定要在try  run做完CTS后，返回来，在place之前设置上，这么想对吗？

renxx333

回复 24# xingyun666666


   latency 完全可以不设，让顶层去做平，如果cts的skew是0那么就和place的结果一样了，latency作用在整个树，而不是影响单个skew。我们的设计没有latency约束，只是会给global提交latency值，让他们去做平衡。 内部时钟之间会考虑latency的问题，但是一般也会由balance去做，或者专门设置做时钟树的长度，set——clock——xxx忘记了。
至于clock uncertainty ，这个值先按照fab提供的设，后期自己调整的目的是为了时序一致性调整的，就是让icc的结果和pt的结果一致。

Timme

其实不一定需要讨论太多，因为你设latency从综合跑到postcts一次再跟不设latency的跑一次对比下结果就知道了。

不过不一定会出现你期望的结果，因为你跳过了重要的一步：选择寄存器类型和固定寄存器位置（在物理综合时）

xingyun666666

回复 21# Lover_Momo


   我懂了哦，uncertainty中有预估的skew在place前。
   对于这个uncertainty，您在整个PR阶段是怎么控制的？
  我想：首先fab会给jitter和margin值，我预估一个skew值，先在place前设置一个uncertainty值，CTS后，uncertainty中去掉skew的值，uncertainty在后续阶段postCTS，route阶段，还会改这个uncertainty值吗？我没接触项目，不知道这个uncertainty应该怎么去控制在在PR时，没经验哦

Lover_Momo

你可以先cts之后使用sign off uncertainty 值，cts之前根据你的判断设置值试试。