在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2903|回复: 2

[原创] ISE中的时序不满足问题解决方法

[复制链接]
发表于 2016-8-4 18:57:36 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
在编写一些大型程序时,常常由于模块太多导致了布局布线的时候部分timing无法满足要求导致score过高,最终无法跑过程序,请问这种情况是否一般需要使用timing analysis工具来解决呢,想了解一下具体的使用方法,有哪位大神解答下小弟,感激不尽~
发表于 2016-8-4 20:24:43 | 显示全部楼层
回复 1# ZCZ353750990


   看ISE的map和p&r的属性,如果是少量的时序不满足,而且FPGA的资源还有一些剩余的话,可以改这些属性,比如map effort什么的,改成high。   如果是大量的时序不满足,表现为一个周期路径延迟太大,那就要改设计了,切流水线是常用的办法。
发表于 2016-8-5 09:11:20 | 显示全部楼层
如果在默认的设置下还有大量路径的时序差30%以上,很难通过工具解决,必须从设计上优化了。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 21:41 , Processed in 0.016014 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表