FPGA SDRAM

jiang-- · 发表于 2016-7-26 17:24:11

FPGA做SDRAM驱动，整个bank读写。用signal tap仿真，写入时，总线上的数据是对的，从1到65535重复写，读取时，总线上数据顺序是乱的。请问可能是什么原因。

xuan3731 · 发表于 2016-7-26 19:17:12

难道模式是设置为交错的？

jiang-- · 发表于 2016-7-26 19:53:29

就初始化的时候配置了一次模式寄存器，后面都没有。这代码之前在一块开发板上可以用，现在换了一个就不行了

jiang-- · 发表于 2016-7-26 19:55:15

回复 2# xuan3731

模式是设置的顺序，交错没有整页读写的

shenjian1989091 · 发表于 2017-1-19 16:31:19

有没有可能是读的时候，地址的变化有问题，或者写跟读的地址增加方式不一样，写是按行读是按列操作的呢?

kka · 发表于 2017-1-22 11:08:55

you could compare the read data and write data to check what different.

贾桂丰 · 发表于 2017-1-22 11:54:18

我有这个代码

cpagm@qq.com · 发表于 2017-1-22 13:24:59

建议把数据和使能信号波形贴出了，这个更好分析。不然谁也不知道你出了什么问题，SDRAM我写过，还是比较好控制

jiang-- · 发表于 2017-2-23 13:50:18

已解决，之前是由于时序没有控制好

abner_cheng · 发表于 2017-2-23 15:42:12

不可以检查一下,读写信号和地址变化方式,还有就是sdram ip核需要破解,如果你使用的是正版就不需要破解了.你懂得

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