pll 设计迷失，请指教

xiaoguan82

看了一大推论文和书籍（只是有关电荷泵锁相环），可以搭出电路，也可以仿真出JITTER和相位噪声，不过越来越感觉自己在迷失方向。
看了很多论文，总结了一下设计PLL的流程:
1. pll线性模型，用MATLAB搭出一个行为级模型，然后仿真线性系统特性；
2. 搭建基本电路，进行仿真；（部分电路可以用VERILOG-A替代）
3. PSS+PNOISE仿真相位噪声；
4. 用MATLAB拟合相位噪声曲线；如果不合适重新调整电荷泵电流，滤波器参数，使得低频和高频下抑制相位噪声能够折中；

问过一些高人，PLL的关键指标：抖动，相位噪声和杂散，锁定时间。有高人能指出PLL的架构选择是如何在这些参数间折中考虑的？

于是找了很多相位噪声的IEEE论文，这些论文你索引他，他索引你。总感觉抓不到根本。


也许是我们的设计指标太低了，目前对JITTER和锁定时间没有太大的要求，MCU方向。感觉自己不知道怎么深入下去了，求指点？

xiaoguan82

回复 1# xiaoguan82


   附件两个问题：    1. 看了一些文章，感觉PLL设计涉及了很多信号与系统的知识，傅立叶变换，调制什么的，但是感觉不是特别明白？
    2. 如果对VCO的控制电压进行FFT分析，可以得到什么信息那?
    3. 对PLL输出的时钟，做功率谱分析有什么用那？

luckybreeze123

回复 2# xiaoguan82

对VC 做fft可以估计出spur性能，但是杂散有可能通过其他路径产生的。
对VCO做fft不是很靠谱，因为VCO的周期不是很准，因为有jitter，所以窗时间多长很难准确，这样做出来的fft，用来估计杂散不靠谱。

hitision

回复 1# xiaoguan82
MCU对这些指标要求是很低，一般用不太上。指标从何而来？从应用要求而来。瞎看是没啥大感觉的，去参与做个通信芯片，这些指标就有感觉了。

lwjee

jitter 要求不高，你可以提高功耗和面积的要求啊。比如CPU的 clock产生器PLL，要考虑很大的电源噪声，4GHz的PLL功耗最低可以做到多少，面积最小可以做到多少。技术是个无底洞。。。

parkerzz1989

可否列一个指标需求，例如频率，抖动，面积，功耗。。。对哦，你准备采用的是CPPLL还是TDC-based ADPLL还是BBPD-ADPLL？

rong00i8

有需求，有压力，确实更容易作出东西

auch0311

谢谢分享

zhangyp

我也觉得PLL的讲义大部分都是在讲LPF，这个也关系到整个PLL的环路裕度，但是似乎没有一个讲义讲到该如何使用ADE仿真这个相位裕度，只能通过matlab来评估，这个我感觉不真实；

tang668

我有ADC，PLL以及BGR，LDO的视频资料，有需要的滴滴我