求助：vcs分步编译

9065574912

回复 40# loecd4346

makefile
   dut:
vlogan adder.v


tb:

vlogan tb.v


elab:

vcs tb


sim:

./simv




setupfile


WORK > DEFAULT
DEFAULT : ./work

这样的话，先编译dut，感觉编译tb后会把编译dut的结果覆盖掉了

9065574912

回复 40# loecd4346


   然后执行make elab后还是提示找不到文件

9065574912

回复 40# loecd4346


   感觉应该在编译tb的时候应该加入各参数，这样就能关联到编译dut的结果，但是这个参数不知道应该是什么

9065574912

回复 40# loecd4346


   analysis:

vlogan adder.v tb.v  

elab:

vcs tb

按照你说的这个 make elab的时候还是提示找不到文件或路径

loecd4346

我是这么写的，好像没有加路径，我能够仿真的，你参考下吧。我的vcs版本是2014

9065574912

回复 45# loecd4346


   你这个design unit name是哪个啊，感觉里面好多宏，看的不是很清楚

loecd4346

你加下我qq吧。给你发消息了

9065574912

回复 45# loecd4346


   看您是先编译VHDL，然后把verilog和tb一起编译的？

loecd4346

回复 48# 9065574912


   对，因为我工程里面有vhdl的模块，所以两个分开编译的。verilog的东西和testbench是放一起做的。你为什么要把dut单独编译啊？

loecd4346

回复 48# 9065574912


   你看下消息，不要版聊了。。。有时候都看不到。