关于PLL的设计，大家是否用cppsim工具

luckybreeze123 · 发表于 2016-6-27 14:59:06

回复 20# 胭脂盗

嗯，加油，我们当初也是这样一步步走过来的，做的项目越多，理解也透彻！

luckybreeze123 · 发表于 2016-6-27 16:14:07

回复 19# priestszpku
只能看看理想的SDM的影响了，如果有noise folding的话肯定不行了，所以做fractional-N PLL 一定得想办法减轻或者克服noise folding的影响，否则PLL的噪声性能会很难看的。

jamesccp · 发表于 2016-6-27 16:51:04

回复 6# xiaoguan82

CPPSIM只是MIT教授的个人之作，说服力不强。有时间自然要走matlab 和 ams之路

fallangel · 发表于 2016-6-29 16:40:14

手算不难的，借助Excel，手算才能更好的理解。

如图所示。

scpuke · 发表于 2016-7-1 07:11:38

没用过cppsim
pll建模用verilog-A很方便，无论是AC分析的建模还是transient分析的建模，不会有比verilog-A更方便的。verilogA本来就是为模拟电路建模设计的，而且cadence直接支持。在电路设计阶段，还可以将模型和电路交叉验证。
matlab simulink也可用于transient建模，但它不方便与cadence中的schematic集成。如果只是简单看看PLL function而且也不熟悉cadence，可以用matlab。如果要进入实际电路设计，还是推荐直接用verilog-A.