关于PLL的设计，大家是否用cppsim工具

luckybreeze123 · 发表于 2016-6-25 15:58:14

其实主要是看自己的喜好了，我个人觉得VerilogA 比较好，因为可以方便和电路一起co-sim

胭脂盗 · 发表于 2016-6-25 21:17:11

回复 11# luckybreeze123

谢谢，我也不想学cppsim和MATLAB，但只用Verilog-AMS建模耗费的时间是不是比较多，而且建模的效果比较粗略？

widlarfan · 发表于 2016-6-26 07:14:47

manual calculation is good enough.

胭脂盗 · 发表于 2016-6-26 09:58:50

回复 13# widlarfan

手算的话，那还是需要比较好的基本功和这方面的积累比较深，才能逼近比较合适的环路参数吧？我这样的新人小白借助工具应该是必要吧

priestszpku · 发表于 2016-6-27 09:03:44

cppsim安装之后有很多的 demo，可以从中学到如何搭建用于cppsim的模块；
相比其他，个人感觉 cppsim 最大的好处就是：它能直接把最终输出时钟的 Phasenoise 图给你show出来，其他的软件要想得到这个很难；

胭脂盗 · 发表于 2016-6-27 09:46:08

回复 15# priestszpku

准备试一试，我找了一些相关资料，但是有待筛选，如果前辈能提供一点比较关键的资料（文档名字也可以），那就更好了

luckybreeze123 · 发表于 2016-6-27 10:21:05

回复 12# 胭脂盗

现在很多现成verilogA 编写的PLL 模块了，比如VCO， CP， PFD都有，很方便仿真PLL的动态特性的。

luckybreeze123 · 发表于 2016-6-27 10:22:37

回复 16# 胭脂盗

相位噪声直接拟合就好了，一般来说还是比较准确的！

priestszpku · 发表于 2016-6-27 14:32:35

回复 18# luckybreeze123

FN PLL的话就难了吧....

胭脂盗 · 发表于 2016-6-27 14:40:38

回复 17# luckybreeze123

是的，这些都能找到，我现在也是在确定自己的指标，然后再来修改别人的代码

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