求助，calibre lvs的问题[已解决]

rlatnrud0310 · 发表于 2013-5-14 01:59:38

嗯明白了！多谢！！

lepetitprince · 发表于 2014-4-28 17:44:32

回复 6# damonzhao
hier的方式是阶层化，以cell为单位进行对比验证；flat的方式是平层化验证；那么flat的方式以什么为单位进行验证？也是std cell吗？

矮油路飞 · 发表于 2015-5-5 18:56:31

收藏看一下

GePanda · 发表于 2015-5-6 17:26:31

是不是要PR人员吐verilog时候加 -pg呢？

write_verilog xxx.v -pg

xingyun666666 · 发表于 2016-5-30 14:18:38

回复 2# damonzhao
请问：
hier的检查方式不同于flat的，可以帮助检查子单元的问题，有助于debug,
子单元指的是什么？block？还是std cell？

damonzhao · 发表于 2016-5-30 20:14:27

回复 66# xingyun666666

std cell

gangessand · 发表于 2017-3-29 19:32:32

帮忙顶一下，学习了。

小威_Liu · 发表于 2017-5-26 17:20:46

回复 2# damonzhao

版主!请教一个问题，最近跑TOP 用hier跑出来老是报某一个模块内部连线错误，其实单独跑该模块是过的，用flat跑就没问题，没弄明白是哪里出问题了。

caoshujia · 发表于 2018-12-8 09:43:39

学习了。谢谢

lingrui77 · 发表于 2023-10-18 11:46:46

[求助] 求助，calibre lvs的问题[已解决]