dc综合问题

larrivee1993

请问大家dc在综合时，如何保留底层模块的未使用输入输出pin 而不被优化掉， 我compile时加了-ungroup_all这个选项， 结果底层模块那些未连接的输入输出在网表里就没有了，然后把-ungroup_all去掉，底层未连接的输入倒是有了（给了默认值0），但未连接的输出端口还是没有，而且这样得到的网表也只是顶层的，不太想这么干，请问大神在compile -ungroup_all情况下，如何保留那些pin啊，我用了set_dont_touch，  set_boundary_optimization {} false ， set_compile_directives {}  -delete_unloaded_gate false等等命令都没用，求解，非常感谢。

aiwa0311

set_dont_touch_network仅在dc综合时用；然后你get_pins 找到你对应的pin

upsingmen

设置current_design 到当前要保留端口的子模块；
link, 设置对该模块的时序约束，综合； 然后current design 到 top层， 对该子模块设置dont_touch等， 最后综合top层。
完毕。

larrivee1993

回复 2# aiwa0311 你好，我之前也是用get_pin得到pin的名字，然后用set_dont_touch_network，但是出来的网表还是把这些pin给优化掉了

larrivee1993

回复 3# upsingmen 你好，谢谢。这个我之前也想过，但没有尝试，按这样最终compile -ungroup_all后的网表是不是只是顶层的，还是整个电路的网表，谢谢，刚刚入门，很多问题不懂，希望能向大家学习！

larrivee1993

回复 3# upsingmen
你好， 我现在有一个顶层模块a，调用两个底层模块b和c，b和c又都调用d。我先current_design到b，link，加constrains，然后compile -ungroup_all生成网表b.v, 然后我current_design到c，在link的时候报错了，错误是can't find the design 'd' in the library 'work', unable to resolve reference 'd' in 'c'。请问是什么原因，在link 'b'的时候就没问题啊。难道只能把dc关了，再重跑一遍生成c.v。。。

larrivee1993

回复 6# larrivee1993

解决了，是因为在之前模块link后，d的reference变了，所以找不到了

jiazhang

回复 7# larrivee1993

也就是说，在对 c 进行link的之前，要把生成的 d 的网表重新read一下，是吗？