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查看: 3346|回复: 8

[求助] 我怎么感觉edi做cts的时候,clkspec中的unsync pin 还是被sync了

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发表于 2015-4-21 11:05:22 | 显示全部楼层 |阅读模式

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我试着做了一个clock tree,该tree上所有的sink pin全部设置为UnsyncPin,可是做出来的tree, 和想象中差很多,工具还是balance了他们,skew只有200ps的样子。
发表于 2015-4-21 11:40:24 | 显示全部楼层
unsync 只是不care skew,但是也允许skew ~= 0的情况,

只能说离cts root比较近吧
 楼主| 发表于 2015-4-21 13:00:59 | 显示全部楼层
多谢版主。
我上面说的不清楚, 这个clock source 整个芯片到处的跑的,接到好几个PLL的ref clock pin。 本意是这些都是不需要sync的,设置了unsync pin, 可是工具做出来的skew 只有200ps。 在我想象中,至少好几千才对。
离这个source 最近的PLL 的ref Pin 居然到了30级buffer后才进去
发表于 2015-4-21 13:35:42 | 显示全部楼层
是spec里面写Exclude Pin么?   不应该啊
 楼主| 发表于 2015-4-21 13:47:02 | 显示全部楼层
没写exclude pin,写了unsync pin,因为我看manual上讲,excule pin不修该pin的drv,unsync pin修drv
发表于 2015-4-21 16:24:51 | 显示全部楼层




   你看一下ckbuf的名字 ,很多sync 是几个tree复用的,你实在不想做某些点, global exclude 应该就没有tree了 ,不过DRC工具还是被迫修一部分的
发表于 2015-4-21 17:54:46 | 显示全部楼层
没用过unsync pin,edi那个版本的?

exclude pin应该是奏效的
发表于 2016-3-30 18:15:16 | 显示全部楼层
顶一下,楼主解决了吗? 原本我一直认为设unsyncPin 比 excludePin要好的,因为会修DRV, 但是碰到楼主的问题也有点糊涂了
发表于 2016-4-5 12:46:45 | 显示全部楼层
本帖最后由 destiny21 于 2016-4-5 12:48 编辑

回复 8# zhanggd


   针对楼主这种情况,我比较倾向两种办法       1. 加guide buffer分段做
       2.对单独要balance的设leafpingroup constraint

Unsyncpin从ae的解释是不care skew, 但是unsync pin之间会保证skew不会太大。
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