dc综合时的clock transition应该参考什么设定？[已解决]

jery_cn · 发表于 2016-3-21 11:44:19

65nm 下 transition 设置成150ps有点太严格了吧。在面积有限的情况下增加很多buffer cell。我们现在设置400ps，取lib里面最大 transition一半差不多了。

zero_0 · 发表于 2016-3-22 09:42:01

回复 32# jery_cn

你说的是design transition, 楼主问的是clock transition

upsingmen · 发表于 2016-4-29 11:29:14

clock_transition 和时序单元的输出延迟，output transition有关。
DC的输出也只是给出一个雏形。后端处理的时候由于涉及到时钟树的综合，所以这些设置在时钟上的属性一般会去掉。

1027199631 · 发表于 2016-6-17 09:36:28

回复 4# 陈涛

您好！clock_transition与clock_latency根据工艺库的.lib文件来决定其值，在库中的具体表现是什么？

lianaissmec · 发表于 2019-5-22 18:38:38

陈涛发表于 2011-12-8 12:22
这个和工艺与设计有关，一般建议是
65nm时， min(1/10时钟周期，150ps)
90nm时，后面的数字为200ps，130nm ...

版主：时钟周期慢的话，clock 的爬坡时间可以更长一点，clock transition可以设置得更大一点吧，我的理解是这样的，不知道对不对，请指教

大龄后端er · 发表于 2022-12-7 17:18:14

插个眼

enjoy545352 · 发表于 2023-4-20 14:53:29

学习了

18812436116 · 发表于 2023-4-21 09:50:18

Thanks!

[求助] dc综合时的clock transition应该参考什么设定？[已解决]