求助！！版图POWER LINE 提取，提取的GDS 不正确

xingxingtang

问题：整体模拟版图抽取POWER LINE ，所抽取的GDS出现错误，导入不进去Virtuoso
      FATAL(387):Unexpeced 'EOF' encountered in a structure record of the input stream file
整体提取时出现上面的问题。但是单个模块入PLL ，ADC ，DAC 等是可以提取成功的。

使用的提取文件：
是在DRC 检测文件后 加  m1_vdda {
                                 x= ME1 net vdda VDDA
                                 copy X
                               }
                               DRC CHECK MAP m1_vdda GDSII 46 0 vdda.gds MAXIMUM RESULTS ALL

                                 ..........
这个出问题在哪？求大神解答！

xingxingtang

大神们，知道的请给我提点一下吧，这个问题已经困扰了我快一个星期了！！泪奔~~~~~~

Rucas

你使用的是什么工具啊？

Yates

帮顶。。。

xingxingtang

回复 2# xingxingtang


    模拟版图用的是virtuoso ,提取power线，用DRC界面就可以提。

   过程 ： 整体模拟版图做完，需要提出POWER 来检查，是否POWER有问题（浮线，电源线过窄，接触不充分），利用DRC界面来提取，生成相关电源的GDS，然后再导入到VIRTUOSO 中检查。

happy0123

drc能检查，电源线过窄？不知道功耗，他怎么判定？

happy0123

既然是模块的，后仿真一下不就好了。不知道你这样搞有什么意义

xingxingtang

回复 7# happy0123


就是把所有power LAYER 层都提出来，重点看一下，电源线是否打的足够强壮. 后仿肯定是要过的。模块比较多，整体版图比较复杂，所以是要提出来看一下的。
重点是  单个模块都能提出来，但是到了整体，提的GDS 就倒不进界面中了。啥原因呢？

xingxingtang

回复 6# happy0123


    一般版图的电源是肯定会达到所需的宽度。
我可能没有说清楚，这个提取只是想把POWER 线从版图中提取出来，比较方便，也清晰。

happy0123

看看你导出的时候有没有报什么错误。导出的gds不会存在，再导不进去的。