只会verilog能不能读懂VHDL的代码

574920045 · 发表于 2016-3-1 11:11:24

vhdl也不是很难，verilog能懂，vhdl也应该能看懂！

vigorkylin · 发表于 2016-3-1 14:56:25

回复 7# szq187

回复 vigorkylin 感觉两者定义的参数类型，差别好大。verilog基本只有reg和wire。但是VHDL就有好多了
szq187 发表于 2016-3-1 09:14

登录/注册后可看大图

差不多啊，VHDL常用的也就是LOGIC, SIGNAL,大致上对应Verilog的wire，reg，只不过他的多个位形式单独用加后缀_VECTOR的表示，至于其他的也类似，verilog可不止wire和reg，还有tri、tri0、tri1以及变量的integer、string等等

stliutao · 发表于 2016-3-4 21:45:46

花几天学下语法就可以了。用于设计的语法是很少的，最难理解的是设计，而不是语言

yariyari · 发表于 2016-3-5 21:58:58

回复 6# vigorkylin

顶！！！！！！

szq187 · 发表于 2016-5-21 00:48:15

回复 5# harry_hust

就是呀，我现在可以看得懂，但是一写就一大堆error

szq187 · 发表于 2016-5-21 00:49:13

回复 13# stliutao
感觉完全两种风格啊

szq187 · 发表于 2016-5-21 00:50:59

回复 12# vigorkylin
verilog中除了wire和reg型，其他的我几乎没用过。

KillerArthas · 发表于 2016-5-21 16:20:27

工具倒是有，我记得较xHDL吧，但是转了之后还是要稍微调整修改一下的

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