用GTECH综合出的网表，如何仿真？

jimmy817

新人:   请问大虾，用通用synopsys库综合出的verilog网表怎么仿真？   网表中有实例化的GTECH_NOT ,GTECH_BUF 等等，但是没有具体function。
  GTECH_NOT, GTECH_BUF 存放在哪个文件里的，DB格式的嘛？
  我想用verilog XL仿真看看结果是否正确，因为没有VCS VSS仿真器。

  谢谢

liuguangxi

回复 1# jimmy817


    把gtech.v加到仿真里面就行，这个文件在DC安装目录下面

sukong123

楼主解决问题没？
若不涉及机密，可否共享一下gtech.v文件，
好奇里面的写法。

jimmy817

回复 2# liuguangxi


   谢谢你的回答，不过好像找不到

jimmy817

回复 3# sukong123


    没找到，只有DB格式的。你也用DC综合的，可以交流交流。    我一个人各种找资料学习，云里雾里的。

liuguangxi

回复 5# jimmy817


之前说的不太准确，在DC安装目录的 packages/gtech/src_ver子目录下面有一堆的仿真文件，即

GTECH_ADD_ABC.v, GTECH_ADD_AB.v, GTECH_AND2.v, ...

把这些文件加到仿真工程里面全部编译一遍即可

sukong123

回复 6# liuguangxi
昨儿个到DC目录下找了好久，跟楼主一样，只找到了gtech.db文件，
刚刚参照您指出的路径：packages/gtech/src_ver，其下确实下可以看到*.v。
谢谢！！

sukong123

回复 5# jimmy817
应该一般都用的是DC吧？我感觉。gtech.v中，内容很简单：
1、描述了逻辑；
2、参数化了逻辑的delay，default 1ns，
=> 同理，后端仿真不吃sdf的时候，会发现每个cell delay都是1ns，正是如此（当然啦，那个是library库）

jimmy817

回复 6# liuguangxi


   看到了，谢谢。

jimmy817

回复 8# sukong123


   蒽，普通的门延时。