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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于ADPLL测试遇到的毛刺问题
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楼主: hughhuang

[求助] 关于ADPLL测试遇到的毛刺问题

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supercar
发表于 2016-1-11 17:18:55 | 显示全部楼层
本帖最后由 supercar 于 2016-1-11 17:22 编辑

回复 20# hughhuang

     那不就是手动调节PLL带宽吗，不同应用环境都得先测试一下然后调节带宽，我觉得不是很实用（在CDR里面可能问题还没有那么明显，
如果用在wireless或者RF恐怕就不行了）


    所谓limit-cycle,其实就是我说的BBPD周期性误差校正，尤其是当滤波器proportional path的delay比较大时更明显，
你可以做个行为仿真，reference是干净的，VCO不加jitter,你会发现滤波器的输出是周期性的（delay越大，现象越明显）
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hughhuang
 楼主| 发表于 2016-1-11 17:31:37 | 显示全部楼层
回复 21# supercar


   这样啊，我试试看。谢谢指点~！
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supercar
发表于 2016-1-12 09:11:21 | 显示全部楼层
回复 1# hughhuang


    从你相噪图上看，在30K，300K各有一个spur，10M到100M之间有间隔性spur出现，
可能是你内部VCO power上引入的可能性比较大，只能是看有没有办法调节内部供电
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shisq123
发表于 2016-2-18 07:56:38 | 显示全部楼层
谢谢分享
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hzx85337856
发表于 2016-8-6 13:54:47 | 显示全部楼层
敢问楼主后来问题解决了吗？换一个input referrence以后，spur有改变位置吗？
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hughhuang
 楼主| 发表于 2016-8-6 16:28:51 | 显示全部楼层
回复 25# hzx85337856


   后来因为各种很蛋疼的原因就没有再去测试。很遗憾啊，一个很好的发现问题的机会。在学校还是很不方便
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windwithgone
发表于 2016-11-18 15:59:25 | 显示全部楼层
回复 1# hughhuang

你好，敢问你的BBPLL工作在小数模式下，In-Band Noise多少？整数是-100dBc/Hz，还不错。
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fhy420462303
发表于 2017-10-9 12:05:43 | 显示全部楼层
回复 1# hughhuang


   可否请教您一下关于DLF控制DCO，一直没有搞清楚！我的DLF出来是24bits，但是模拟那边说DCO是6+7+7的结构，就是粗6+中7+细7！
现在不知道过去怎么控制,烦请指点一二
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