衍生时钟时序问题

eguang190 · 发表于 2015-12-5 20:09:35

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如图：寄存器1输出的衍生时钟为：clk_core_tmp，那么时序分析的时候，是不是应给是pad_cpu_clk和clk_fifo_w两个寄存器之间分析。可是为什么时序报告中是clk_core_tmp呢？请高手回答。。。。。。。。。。。

nature19900303 · 发表于 2015-12-10 10:49:41

clk_core_tmp是pad_cpu_clk的生成时钟，属于同源时钟，而pad_cpu_clk是master，也可以说是同一个时钟域的。

eguang190 · 发表于 2015-12-10 14:36:57

回复 2# nature19900303

意思就是这种路径正常？是吧

nature19900303 · 发表于 2015-12-10 14:49:33

回复 3# eguang190

正常的

eguang190 · 发表于 2015-12-11 16:18:19

回复 4# nature19900303

好的，谢谢！

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