Cadence中怎样从Schematic电路/Layout版图导出Verilog网表？

jtianen · 发表于 2014-7-31 08:12:54

从layout的话calibre的PEX可以弄出netlist，就是parasitic extraction什么的，另外用ADE L 可以从schematic弄出netlist（没记错的话在Simulation选项下面有个netlist）

jtianen · 发表于 2014-7-31 08:14:14

但都不是verilog格式的。。

linghuqiubai · 发表于 2014-7-31 12:05:00

回复 1# Alicezw

感觉晶体管级的电路没法导成verilog吧……可以导成.sp格式的，用于spice仿真

chester_xucong · 发表于 2014-8-12 09:34:37

回复 9# rainc610

帅哥这个问题你解决没有，我也遇到相同问题，你知道怎么解决么？

lilinyu0906 · 发表于 2014-8-12 10:57:55

是不是.cdl或者.db文件?

子学 · 发表于 2015-10-22 16:04:36

同问，如何由模拟IP导出.v文件

578738434 · 发表于 2015-11-10 14:58:26

回复 1# Alicezw

请问楼主解决这个问题了吗？我摸索了很久也没解决，你能不能给我指点一下呢？谢谢！

Alicezw · 发表于 2015-11-13 11:16:52

回复 17# 578738434

如果是纯模拟的电路是不可以的。

578738434 · 发表于 2015-11-13 11:37:53

回复 18# Alicezw
如果是设计的数字后端标准单元库中的单元呢？比如说反相器，与非门等

Alicezw · 发表于 2015-12-1 09:31:35

回复 19# 578738434

那应该可以的

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