ISE生成的IP核仿真，fifo

wsz561208 · 发表于 2015-9-17 18:56:28

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请教个问题，我生成一个fifo的IP核，想仿真一下，结果激励文件都是VHDL的，能不能生成Verilog的仿真激励文件呢？

tiangua · 发表于 2015-9-17 21:22:18

生成ipcore以前可以选择verilog或者是vhdl吧。

polozpt · 发表于 2015-9-17 21:24:47

回复 1# wsz561208

工程设置

人人都爱弹吉他 · 发表于 2015-9-18 09:17:29

生成IP核以后，先添加一个verilog module文件，对FIFO核进行实例化，再添加verilog test module 文件就可以仿真了！

wsz561208 · 发表于 2015-9-18 09:51:34

回复 3# polozpt

我设置的工程，但是只能设置生成的fifo.v是v格式的文件，但是tb.vhd是vhd格式的。我的最终目的是仿真xilinx的其他的IP核，特别是复杂的IP核，例如DDR3的mig等大且复杂的核。这些复杂核的激励我不会写，所以看看这写生成核的时候自带的仿真激励能不能用起来。请问想mig这样的大且复杂的核，仿真时候的激励都是你们自己写的吗？

wsz561208 · 发表于 2015-9-18 09:52:12

我设置的工程，但是只能设置生成的fifo.v是v格式的文件，但是tb.vhd是vhd格式的。我的最终目的是仿真xilinx的其他的IP核，特别是复杂的IP核，例如DDR3的mig等大且复杂的核。这些复杂核的激励我不会写，所以看看这写生成核的时候自带的仿真激励能不能用起来。请问想mig这样的大且复杂的核，仿真时候的激励都是你们自己写的吗？

polozpt · 发表于 2015-9-18 16:57:30

回复 5# wsz561208
mig 有example 的可以参考下。

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