在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2412|回复: 4

[求助] Verilog和VHDL各自优缺点

[复制链接]
发表于 2015-9-15 22:49:02 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
感觉Verilog用的多一点啊
发表于 2015-9-16 08:56:37 | 显示全部楼层
回复 1# chipsic


一个是仿照basic语法,学术标准一个是仿照c语法,工业标准

工具两种都支持。
业界用verilog越来越多。

不过借用金老爷子的话,高手不看重武器。
发表于 2015-9-16 10:07:43 | 显示全部楼层
VHDL目前只是用来维护以前一些老版本,新项目基本全部verilog,非人性化的语言总有一天要淘汰
发表于 2015-9-17 11:18:23 | 显示全部楼层
vhdl 大部分人工作后都没见过, 90%都是verilog了
发表于 2016-3-18 22:50:37 | 显示全部楼层
Thank you!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 21:47 , Processed in 0.019845 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表