Verilog和VHDL各自优缺点

chipsic · 发表于 2015-9-15 22:49:02

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感觉Verilog用的多一点啊

sjtusonic · 发表于 2015-9-16 08:56:37

回复 1# chipsic

一个是仿照basic语法，学术标准一个是仿照c语法，工业标准

工具两种都支持。
业界用verilog越来越多。

不过借用金老爷子的话，高手不看重武器。

hjacky2010 · 发表于 2015-9-16 10:07:43

VHDL目前只是用来维护以前一些老版本，新项目基本全部verilog，非人性化的语言总有一天要淘汰

icfbicfb · 发表于 2015-9-17 11:18:23

vhdl 大部分人工作后都没见过， 90%都是verilog了

baotong · 发表于 2016-3-18 22:50:37

Thank you!

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