ICC综合时序逻辑电路

TacuLee · 发表于 2015-9-10 12:55:04

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最近使用ICC综合时序逻辑，咨询了几位前辈，都说组合逻辑是不用约束的。如此一来，我觉得就是ICC默认会得到最优的组合逻辑结构。那么如果我是这样，把组合逻辑放在两个时序逻辑之间，不可以进行约束了？
此外还有一个问题就是，dc综合后的面积使用率居然超过1了，什么情况？

chrisyl · 发表于 2015-9-10 16:51:20

你画的这个还是要约束的吧。你这个模块是时序逻辑的一部分，只是在这个小模块中是纯组合而已。
使用率超过1了，是你给的面积太小吧。

TacuLee · 发表于 2015-9-10 16:58:15

回复 2# chrisyl

我这个模块可以说是时序模块的一部分，但其实就是要求一定的工作速度。也就只是想对纯逻辑电路进行约束。关于面积问题，难道是因为set_max_area为0的原因？

chrisyl · 发表于 2015-9-10 17:02:43

set_max_area 0 应该不是问题。你是用SPG方式综合吗？是的话，应该是core area太小了。

TacuLee · 发表于 2015-9-10 18:15:36

回复 4# chrisyl

是使用SPG的方式

icfbicfb · 发表于 2015-9-11 13:13:21

set_max_delay 来约束

通常组合logic包含在时序路径的datapath里面，也就被clk freq所约束了

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