请问有没有人使用过synplify来综合带designware例化模块的系统？

ceciliazf

如题我的verilog代码中使用了designware的乘法器与除法器，在modelsim调试时使用的是sim模型，现在准备使用synplify综合了放fpga跑，所以用syn模型替换了sim的.v文件。
不知道这个事情具体应该怎么做？如果只是用文件替换的话会报错：
reference to undefined module DW02_mult


我的.v文件叫做DW02_mult5x5（因为是5bit的乘法），在文件里有：
// Instance of DW02_mult
DW02_mult #(A_width, B_width)
U1 ( .A(A), .B(B), .TC(TC), .PRODUCT(PRODUCT) );

这样的例化语句。。
实在是一头雾水，请有经验的大神指导T.T

acgoal

在synplify的工程里，把dw_verilog.v加入到工程里，记得只要安装了synplify_premier就有这个了。还有一种做法，synoplify_premier貌似有DESIGN_WARE的选项，你找找看。

mangotango

good info

HunterAlex

回复 2# acgoal


   请问这个方法可不可以在 windows的环境下运行？  下面的官方教程， 是不是说明不需要有dc compiler 安装， 只是有design ware 就可以啊？
http://www.synopsys.com/Company/Publications/DWTB/Pages/dwtb-fpga-jun2012.aspx

acgoal

回复 4# HunterAlex


    可以在win下面运行，synplify premier有designware的库，可以在工程选项里面勾上（现在的版本可能默认就勾上了），然后做综合什么的没问题。

HunterAlex

回复 5# acgoal

谢谢，   那synplify 2013.03 premier 这个版本可以么？ 这个要求我们给DC 的安装路径啊

acgoal

回复 6# HunterAlex


   好像不需要设置DC的目录的

秋刀鱼91

回复 5# acgoal


    请问如果在工程选项中勾上这个dw库，那么在filelist中还需要添加dw库中提供的行为模型吗（比如DW_div_pipe_inst.v）？还是说要把这个行为模型删掉才能综合

acgoal

回复 8# 秋刀鱼91


   这个是用于simulation的，不能综合，所以synplify的项目里面不能添加这个。

lulu08171537

回复 1# ceciliazf
大神能给个snyplify pro软件吗