关于ICC导出的verilog网表中RAM和ROM单元module例化端口含\的问题

真我个性

关于ICC输出verilog网表中bus name的问题，最终生成的网表中，RAM和ROM单元module的总线端口的例化名上总会被加上\，注意是例化端口，不是net上，如图


我使用的导出verilog的命令是：
change_names -rules verilog -hierarchy
write_verilog -diode_ports -no_physical_only_cells -force_output_references {FILLERC1HD  FILLERC2HD  FILLERC3HD FILLERC4HD  FILLERC6HD  FILLERC8HD FILLERC16HD  FILLERC32HD  FILLERC64H} $OUT_MW_LIB/$DESIGN_NAME.output.pt.v
据我所知，使用change_names -rules verilog -hierarchy能够使net上的总线不含\，但现在的问题是，RAM和ROM单元module的例化端口上出现了\，不知这个问题怎么解决？
由于PT中不认识含\的端口，所以网表无法读入都PT中做STA分析。
下面这个帖子也遇到了这个问题，但是没有解决方法
http://bbs.eetop.cn/thread-357159-1-1.html

icfbicfb

按理说 应该都改的，所有的\  ，你什么版本的icc ？

pr之前有 \ 么？

真我个性

回复 2# icfbicfb


用的ICC版本是H-2013.03-ICC

DC综合后的mapped.v中是没有\，如图

icfbicfb

我知道你的问题了，不是change_names的问题

你write_verilog 没必要split_bus 啊， 看的一位一位的很累，

去掉-split_bus即可

AlvinRolling

icfbicfb 发表于 2015-8-10 10:03
我知道你的问题了，不是change_names的问题

你write_verilog 没必要split_bus 啊， 看的一位一位的很累，

楼主并没有加 -split_bus

xingyun666666

AlvinRolling 发表于 2022-11-23 13:56
楼主并没有加 -split_bus

请教，那是什么原因？

AlvinRolling

xingyun666666 发表于 2022-11-23 15:58
请教，那是什么原因？

目前正在各种尝试，可能与ICC name rules相关

AlvinRolling

xingyun666666 发表于 2022-11-23 15:58
请教，那是什么原因？

目前尝试的结果

1. define_rule_names,  change_names 相关设置不起作用
2. 如果ICC读入的是Verilog文件，则写出的verilog 正常。如果ICC读入的是DC产生的MW Lib，则写出的verilog错误。
3. 可以尝试用ICC读入Verilog的方式建立库，MCMM使用sdf建立。
4. 如果3麻烦，最好直接手动或写脚本修改ICC生成的verilog文件。