4012| 7
|
[求助] 关于ICC导出的verilog网表中RAM和ROM单元module例化端口含\的问题 |
| ||
相关帖子 |
||
| ||
|
||
发表于 2015-8-10 10:03:29
|
显示全部楼层
| ||
发表于 2022-11-23 13:56:09
|
显示全部楼层
| ||
发表于 2022-11-23 15:58:14
|
显示全部楼层
| ||
发表于 2022-11-23 17:01:16
|
显示全部楼层
| ||
发表于 2022-11-24 10:17:28
|
显示全部楼层
| ||