SystemVerilog中断言是什么东东？

songxiayiqi · 发表于 2015-7-29 09:35:35

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本人初学systemVerilog，有些东西不太明白，故向大家请教：断言是什么？有什么作用？谢谢！

guolehaohao · 发表于 2015-7-29 11:37:42

个人感觉是一种验证或者测试的触发，用来观察验证或者测试是否测试到这个触发

songxiayiqi · 发表于 2015-7-29 13:09:33

回复 2# guolehaohao

不懂，很多地方都看到了它。

qyxu1979 · 发表于 2015-7-29 18:37:48

断言就是为了断定某个验证点符合预期的陈述语言，sv有自己的断言语法及断言库。
很多验证方法必须使用断言，比如formal验证。

至于作用从他的语法其实就能看出来，主要应用到接口及内部时序的检查等，其实不用断言我们也完全可以自己用sv进行检查（相当于写了个断言）但没有用断言语法写的简单明了清晰。
大量的断言一般会减慢仿真速度，要权衡好，不是越多越好。