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查看: 4137|回复: 9

[求助] SystemVerilog中断言是什么东东?

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发表于 2015-7-29 09:35:35 | 显示全部楼层 |阅读模式

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本人初学systemVerilog,有些东西不太明白,故向大家请教:断言是什么?有什么作用?谢谢!
发表于 2015-7-29 11:37:42 | 显示全部楼层
个人感觉是一种验证或者测试的触发,用来观察验证或者测试是否测试到这个触发
 楼主| 发表于 2015-7-29 13:09:33 | 显示全部楼层
回复 2# guolehaohao


   不懂,很多地方都看到了它。
发表于 2015-7-29 18:37:48 | 显示全部楼层
断言就是为了断定某个验证点符合预期的陈述语言,sv有自己的断言语法及断言库。
很多验证方法必须使用断言,比如formal验证。

至于作用从他的语法其实就能看出来,主要应用到接口及内部时序的检查等,其实不用断言我们也完全可以自己用sv进行检查(相当于写了个断言)但没有用断言语法写的简单明了清晰。
大量的断言一般会减慢仿真速度,要权衡好,不是越多越好。
 楼主| 发表于 2015-7-30 09:32:41 | 显示全部楼层
回复 4# qyxu1979


谢谢了!
发表于 2015-7-30 15:00:07 | 显示全部楼层
断言就是用来描述你的设计“应该符合这种行为”的语法集
我觉得断言是非常高效的一种验证工具,可以很容易的复现spec,之后在验证平台里施加很简单的激励就能得到很直观的结果
 楼主| 发表于 2015-7-30 17:46:15 | 显示全部楼层
回复 6# ajzcr


   你的意思断言就是为了让错误的东西能够直观的表现出来?
发表于 2015-7-31 08:27:36 | 显示全部楼层
书上不是有吗?这种概念性的东西还是看书吧,如果具体到某个点不懂,再到坛子里问呀
发表于 2015-7-31 18:06:25 | 显示全部楼层
回复 7# songxiayiqi


  是的,断言基本是描述信号时序的,一旦出现违规,就能很快知道是哪里出了问题,可以说是最有效率的查bug的手段了
 楼主| 发表于 2015-8-1 13:32:15 | 显示全部楼层
回复 9# ajzcr


   大概明白断言是什么东西了,谢谢咯!
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