vcs后仿问题

笑霸 · 发表于 2015-6-17 09:09:09

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最近遇到一个问题，我的设计通过了formality和pt的验证，同时也通过了设计规则检查，但是在做VCS的时候出现了功能错误。请问下可能会是哪儿出错？我猜测是不是因为串扰过大？

sjtusonic · 发表于 2015-6-17 10:39:31

回复 1# 笑霸

原因很多的吧，需要debug 波形来仔细找

icfbicfb · 发表于 2015-6-17 10:51:38

timing余量不足，看仿真有啥log没

笑霸 · 发表于 2015-6-17 21:18:58

回复 2# sjtusonic

有一个子模块的波形对不上，但是不知道是什么引起的。

笑霸 · 发表于 2015-6-17 21:20:22

回复 3# icfbicfb

pt里面timing是满足的，但余量较少，只有0.1左右，是不是还需要对时序进行优化？但是在pt里面都通过了，为什么vcs还会出现余量不足的情况啊？

icfbicfb · 发表于 2015-6-18 07:23:47

margin加到0.3试试，是setup还是hold问题， setup降频处理， hold只能多加margin

笑霸 · 发表于 2015-8-4 11:03:39

回复 6# icfbicfb

我后面设置的margin都达到0.3左右，vcs检查时序的时候也没有报出时序违例。是不是因为噪声太大的原因造成了vcs错误啊？

clude_sky · 发表于 2015-8-4 11:32:41

有没有可能pt的时序分析路径和vcs的路径不是同一个路径，
比如vcs只分析道memory的pin上，但是pt能够分析道memory的内部，
那么在io pin的时序就是个假的违例

icfbicfb · 发表于 2015-8-4 13:31:32

si影响没那么大的，而且si delay本身就是计算在 net delay里面，

你是什么工艺的，

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