Current Steering DAC的响应时间

小蝌蚪 · 发表于 2015-6-14 19:37:28

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现在在做一个1.1V 10bits的current steering DAC，关于他的settle time有个疑问： DATA<9>从0到1，或者从1到0，他的响应时间从是达不到spec（50ns）；
我的做法是用一个运放来驱动1023个电流镜，当DATA<9>变化时，发现电流镜的gate电压VB有几个mV的抖动，且响应时间很慢，导致电流的稳定时间很长；
有想过加大VB和 VDD之间的电容，VB的抖动减小；
有想过加大运放的尾电流，减小响应时间；
电流镜的单位电流也成倍的增加过（减小负载电阻）；
但以上三种方法对结果改善不明显，还是很长的响应时间；
请各位大侠给些建议吧，怎么可以有效地找到问题的关键，到底是什么原因导致响应时间一直小不下来？谢谢！

hezudao · 发表于 2015-6-14 20:27:18

50ns几乎是随便做的节奏，current mirror gate不应该被disturbed

小蝌蚪 · 发表于 2015-6-15 09:09:44

回复 2# hezudao

那请问，到底是加大VB和VDD之间的电容就可以了呢，还是其他的方法？真心希望得到您真心的有用的回复，谢谢！

王兆悦 · 发表于 2015-9-24 11:09:38

回复 1# 小蝌蚪

我也在做10位DAC，请问你的建立时间怎么仿的，是在输入端加10个vpwl电源的信号，每个电源信号都是一样的，并由全0变成全1，或全1变成全零，静候你的回答

i0977454522 · 发表于 2016-7-26 15:38:16

thnak you

QQben · 发表于 2018-7-26 09:03:18

谢谢分享

wpbuaa · 发表于 2018-7-26 09:41:50

谢谢分享

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