对于一个clock gating怎么设multicycle?

午后乐天派 · 发表于 2015-6-9 17:14:07

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对于一个AND的clock gating检查，怎么设置multicycle呢？

我的写法是：
set_multicycle_path -hold 1 -from [get_cells A] -to [get_cells B]
但由于A本身是一个时序cell，而B只是一个AND gate，所以sta每次都报无效的end point，怎么破？

看了set_multicycle_path的帮助，start point和end point都需要是时序cell才可以，但我的B就是一个AND gate。

午后乐天派 · 发表于 2015-6-9 20:51:22

有谁知道不？在线等。

午后乐天派 · 发表于 2015-6-9 21:17:07

继续问

午后乐天派 · 发表于 2015-6-11 08:47:11

?????????????????

icfbicfb · 发表于 2015-6-11 11:09:47

clockgate check怎么能设multicycle呢，没道理

61ping · 发表于 2015-6-11 14:56:37

可以用data check实现

午后乐天派 · 发表于 2015-6-12 10:04:56

回复 5# icfbicfb

那怎么解决呢？

午后乐天派 · 发表于 2015-6-12 10:07:18

回复 6# 61ping

望指教！

61ping · 发表于 2015-6-12 14:16:46

set_data_check -hold VAL -from [get_pins AND/A] -to [get_pins AND/B]
查阅一下手册的 data check部分吧

午后乐天派 · 发表于 2015-6-16 10:00:05

set_data_check -hold VAL -from [get_pins AND/A] -to [get_pins AND/B]
查阅一下手册的 dat ...
61ping 发表于 2015-6-12 14:16

登录/注册后可看大图

但是现在STA已经报出有clock gating violation了，还要使用data check吗？

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