（纯水）大家有什么想问的？问啥都行。

ljjbunny

为什么hold是同沿检查？一直只知道这个，却不明白原理

joemool

回复 21# ljjbunny


    Hold Timing Check
A hold timing check ensures that a flip-flop output value that is changing
does not pass through to a capture flip-flop and overwrite its output before
the flip-flop has had a chance to capture its original value. This check is
based on the hold requirement of a flip-flop. The hold specification of a
flip-flop requires that the data being latched should be held stable for a
specified amount of time after the active edge of the clock.
Just like the setup check, a hold timing check is between the launch flipflop
- the flip-flop that launches the data, and the capture flip-flop - the
flip-flop that captures the data and whose hold time must be satisfied. The
clocks to these two flip-flops can be the same or can be different. The hold
check is from one active edge of the clock in the launch flip-flop to the
same clock edge at the capture flip-flop. Thus, a hold check is independent
of the clock period. The hold check is carried out on each active edge of the
clock of the capture flip-flop.

ljjbunny

回复 22# joemool


    谢谢！
    是不是这么理解：本周期数据到达之前，要采到上一周期送来的数据，也就是第一级寄存器输出的数据在到达第二级寄存器之前，第二级寄存器要采到之前的数据，而第一级输出数据和第二级才到数据是同一个时钟沿，所以是同沿检查。

HMPT

用abs 抽取的lef 和foundry提供的lef 为啥差别那么大??
它提供的lef 有很多 相对位置关系, 这个抽取的里面很少啊

joemool

回复 23# ljjbunny


    想通了就行了。

南武水寿

回复 18# zhanggd

这两条command针对的都是clock path（即capture path），相对应的还有一个capture clock path。

zhanggd

回复 26# 南武水寿


    我明白了,EDI里面的说的latching clock path 就是平常大家说的capture path,是说的同一个意思,clock path前面加了个latching确实挺让人迷惑的.EDI的man显然没有ICC的man更让人清晰明了.

心愿

本科毕业生做后端设计，工作好找吗？

wlliamwang

版主你好，我在做calibre DRC的时候遇到了iofiller上的错误。错误类型是"ME1.slotAdditional { @ If using the wide metal defined as being > 35um,the metal slot must be placed for releasing stress
    SIZE NPDME1 BY 17.5 UNDEROVER
}"。意思应该说的是iofiller连成的电源环宽度超过35um（io filler由几段组成，其中的两段长度约为50和70um，连成电源环后，由于长度约为170um，所以filler中的这两段就变成了ME1的宽度），就需要开槽。于是我把图片放大，发现filler上面已经有contact了。难倒contact不算slot吗？

ston_qi

请教下，小项目，数字后端外包给人做，是个不规则的凸字形，规划的是1700umx400um。结果出来，居然插了10%左右的没用的电容。还把宽度拉宽了50。我的问题是这样的利用率是不是太低了。还是形状奇怪，导致没法提高利用率？有什么好办法提高数字版图的利用率？