锁相环中VCO的控制电压有波纹

chenximing · 发表于 2015-5-10 13:28:07

回复 14# albert815
谢谢。

semico_ljj · 发表于 2015-5-10 20:17:59

albert815 · 发表于 2015-5-10 21:47:14

回复 20# zhongxiaowa

对的

zhongxiaowa · 发表于 2015-5-11 10:34:35

回复 23# albert815

谢谢啦，还有一个问题，就是我看到别人的论文经常会提到锁相环失锁，什么情况下锁相环才会失锁？

albert815 · 发表于 2015-5-11 11:00:10

回复 24# zhongxiaowa

VCO pull range是有限的通常来说，所以一旦你的frequency plan确定了，就是说你的ref clk, divider, VCO 都定了之后，ref clk出现一些漂移比方说从100MHz漂到了99MHz，VCO有可能到达频率的下限了，所以分频之后的频率无法到达99MHz，这时就失锁了。

失锁其实就是指的分频VCO和ref clk的相位没有锁住的情况，锁住的意思就是保持不变。有时在refclk突然变化时，VCO调整的这段时间也是失锁的

zhongxiaowa · 发表于 2015-5-11 13:10:28

回复 25# albert815

了解了，就是VCO的最大频率经过分频以后还是小于参考频率或者是VCO的最小频率经过分频以后还是大于参考频率就会失锁，那除了这两种情况，还有其他情况会导致失锁吗？另一个问题就是我看有人提到了Cycle slip，你懂是什么意思吗？

albert815 · 发表于 2015-5-12 04:30:14

回复 26# zhongxiaowa

http://www.delroy.com/PLL_dir/FAQ/faq_cycle_slip.txt

这是我在网上找到的分析的最透彻的一篇，虽然不带图，但讲得非常清楚。

正如我前面提到的，失锁就是指fdiv和fref没有锁住，PLL的瞬态响应决定了失锁的时间。

PFD是可以保证relock的，因为它能判别frequency，单纯的PD则不行。不过如果PLL响应很慢，即使最终通过PFD relock，在这个过程中也已经错过了一些fref cycle,这就是cycle slip

zhongxiaowa · 发表于 2015-5-12 13:43:32

回复 27# albert815

太感谢啦

zhongxiaowa · 发表于 2015-5-12 14:00:30

回复 27# albert815

感觉你好厉害呀，我还有一个问题想问一下，即使环路滤波器各个参数的计算有什么参考依据吗

albert815 · 发表于 2015-5-13 01:17:38

回复 29# zhongxiaowa

loop filter的设计各种书里面都会提到，我之前发的那些链接里也有详细的介绍。
总的来说要考虑你的application，比方说，你的PLL就是为了提供一个high quality/high frequency clock, 那么phase noise就是主要的考量，通过调节loop filter BW来最优化你的Phase noise；如果用在通信中，需要经常跳频，那还得考虑PLL瞬态响应，同样，loop filter BW, damping factor都会影响响应速度。根据自己的具体情况具体分析。

你提的问题都很到位的，思考的很细，几个问题我其实在以前做项目时也没有想清楚或是没碰到过，也就是上网查找资料，你的问题网上都能找到解答

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