对于generated clock的source latency如何理解呢【已解决】

jiazhang

对于一个clock ，它有 source latency (从PLL到clock definition port)和 latency (从clock definition port 到 FF 的 CK pin)；

请问下：对于 generated clock，它的source latency和latency从哪儿到哪儿呢？

master clock的 source latency 是否会叠加到 generated clock的source latency或者latency上

wenjian07

generate clock的source latency 是master clock定义pin到generate clock定义pin的delay
network latency 应该是generate 定义pin到dff CK pin的delay

jiazhang

回复 2# wenjian07

那我如果用命令 set_clock_latency修改master clock的network或者source latency会不会影响gnerated clock的network和source latency呢

wenjian07

generate clock 的全部latency应该是master clock的source latency + generate clcok 的source latency + generate clock 的network latency

generate clcok和master clock是同一个clock域的，master clock的network latency 就包括generate clock network latency + generat clock的source latency

我的理解，欢迎大神指正

jiazhang

回复 4# wenjian07
我做了下实验 发现用命令set_clock_latency改变 master clock的network或者source latency并不影响 generated clock的source和network latency；【generated clock的两种latency都没有改变】

你也可以做个实验验证下！

trippa

CTS之后master clock的latency会自动传播到generated clock上

trippa

回复 5# jiazhang


   你是在CTS后试验的吗？

jiazhang

回复 6# trippa

cts之后，master clock的source latency还在(如果之前有设置的话)，network latency就不是我们之前设置的值了([size=14.3999996185303px]在cts之前可以先remove掉network latency，cts之后就变成了skew了(真实的network latency)，)；     那么 我想问：(1) cts之后master clock的真实的network latency会成为generated clock的source latency吗？
(2) cts之后 我用命令set_clock_latency 来改变master clock的network latency，改完后在查看下gnerated clock的source latency，为什么没有改变呢？   master clock的network latency为什么不会影响gnerated clock的source latency呢？

wenjian07

回复 8# jiazhang


你是通过什么方法查的，cts后clock tree使用的都是真实的delay，应该只能通过report timing之类的命令得到，你可以通过report_clock_tree看一下

这些设置都是相对于理想时钟的设置，如果你对generate clock做了单独设置，工具不会把他和master clock的latency做加减法的

jiazhang

回复 9# wenjian07

用的命令是 report_clock_timing -skew

set_clock_latency修改master clock的latency确实不会影响generated clock的latency；


但实际电路中如果master clock的latency改变的话 确实是会影响generated clock的latency的


不知道工具为什么不这样考虑