PLL失锁了，为什么呢？

Vdsat · 发表于 2015-3-26 18:05:17

回复 20# harvey_qq

不太像是SWING的问题，失效与VDD相关；VDD降到80%*1.2=0.96V时，下拉的N管比较弱，特别是SS下的时候,导致延时较大；

Vdsat · 发表于 2015-3-26 18:07:55

回复 19# ipmsn5

增大NMOS管的尺寸可以将该延时减小，当时设计的时候保证到了VDD降到90%各个corner没问题；

Vdsat · 发表于 2015-3-26 18:13:22

回复 16# lwjee

我一开始也怀疑LS, 但是现在发现的失效电路是出来以下的问题：（4）对于异常电路，VDD为1.05V时，通过PLL的PWDN信号置成1，该信号为模拟模块的关断信号，同时将LPF的电容拉到地，过段时间置回0，输出时钟变为正常！！！

（5）对于异常电路，VDD为1.2V左右时，通过PLL的PWDN信号置成1，该信号为模拟模块的关断信号，同时将LPF的电容拉到地，过段时间置回0，输出时钟仍然异常；

反而电压低输出能工作，另外还有个信息是，我在这个还做了个60MHZ的PLL和这个48M的版图放在一起流出去，PLL的模拟部分和LS两者完全一样，只是分频器是用同步计数器做的，就没有发现失效问题！

Vdsat · 发表于 2015-3-26 18:23:26

回复 11# mpig09

感谢提醒，我明天测试一下

Vdsat · 发表于 2015-3-26 20:26:11

回复 11# mpig09

Hi mpig09 ：

1. reduce the reference clock to check the function is ok or not?
减小CLOCK，对于失效芯片仍旧失效；测试两颗失效芯片到1.3V，输出功能正常；
2. how about to reduce the 3.3V?
减小3.3V到2.8V, 对于失效芯片，在1.2VDD下，输出功能正常；
3. does the vctrl signal (from CP) can be measured?
不能测试到；

从以上测试结果，确定确实还是LEVELSHIFT的问题；

semico_ljj · 发表于 2015-3-26 20:37:52

你把LS的结构贴出来看一下

lwjee · 发表于 2015-3-26 20:51:08

LS的结构贴出来看一下

Vdsat · 发表于 2015-3-26 22:28:52

回复 26# semico_ljj

就是开始帖子中发的那个LS

Vdsat · 发表于 2015-3-26 22:31:33

回复 26# semico_ljj

就是开始帖子中发的那个LS, 我觉得下次LS放在PFD前面会更好些

semico_ljj · 发表于 2015-3-26 23:35:33

回复 1# Vdsat

你有仿真过LS的延时和一般地inv延时的对比？如果差异大，那么你的PFD其实就是有问题的

[求助] PLL失锁了，为什么呢？

站长推荐 /2