大家帮看看这种结构的输入有什么作用

confidentt · 发表于 2015-2-17 21:42:44

回复 10# confidentt

欢迎大家继续讨论

semico_ljj · 发表于 2015-2-17 21:58:32

nicer

yaoxingyu567 · 发表于 2015-3-9 15:16:36

学习了！！

tangyaoyun · 发表于 2015-3-9 15:28:09

回复 7# lgy747

是的，和书上那个是有差别的，那个是交叉的是一个正反馈，所以能提高速度。但是不明白为什么M4的栅接了输入，有什么好处？

superchildren · 发表于 2015-3-9 16:03:20

Sorry,是我没想清楚，误导了楼主，抱歉。

superchildren · 发表于 2015-3-9 16:10:23

这个结构没有增加slew rate，当然交叉耦合的结构是可以的。
我个人觉得，那唯一的好处是应该是小信号速度快一些。
PMOS作为follower，产生差分电流的是NMOS。
且NMOS结构为共栅放大，没有miller效应，比共源放大要快。
总的来说，感觉这个电路的速度是快的。
当然也有缺点，offset严重，不过专利中使用了auto zero，这就不是问题了。
另外也减小了输入信号的共模范围。
如果输入信号比较接近ground，用这个结构还是不错的。
很好的电路，学习了。

lgy747 · 发表于 2015-3-17 17:28:07

回复 14# tangyaoyun

M2,M4给M1，M3提供偏置

lgy747 · 发表于 2015-3-17 17:30:27

关于速度的问题
在相同的静态电流Ids1下，我们把它和普通差分作比较，标号见7楼，设差分小信号信号作用于输入端，M1，M2栅极为交流地，分析它的单侧即可，输入电压降落在M1，M3的vgs上，忽略衬底效应，
vgs1=Id/gm1
vgs3=Id/gm3
总Gm=Id/(vgs1+vgs3)=1/(1/gm1+1/gm3),它总是小于gm1和gm3，如果尺寸M1=M2=M3=M4，
Gm≈gm/2,只有普通差分一半，意味着GBW降低到一半
再看看它的ft
流过M3 cgs上的电流=Id/gm3*jωcgs,相同的电流流过M4，
总输入电流=2*Id/gm3*jωcgs ，令输入电流的模=输出电流的模，所以
ft=Id/(2*Id/gm3*2πcgs)=gm3/2πcgs/2,是普通差分一半
所以，速度不是增加，而是降低，不仅如此，因为电流源和静态电流Ids1是并联关系，所以消耗电流=2倍普通差分
另外共模范围因为2个VGS串联占用了大的电压裕度而变小了

它的特别之处在于直流特性，即具有NMOS的输出特性，而输入特性则是PMOS，当需要与第2级的高直流电平连接（在这里就是），而输入共模又要求低到0v，就可以采用它，普通差分是办不到的。
当然，也不是非他不可，也有其他解决方法，例如NMOS差分再加一级PMOS电平移位，或者PMOS折叠共源共栅，其中以折叠共源共栅为最优

sssnchu · 发表于 2015-3-17 18:46:09

這是Rail-to-rail input OPA ,主要功用是wide range operating,適用於Low voltage design!!

tangyaoyun · 发表于 2015-3-18 09:08:01

回复 18# lgy747

厉害，说得很有道理

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