串行转并行设计求助！！！

jamy3531 · 发表于 2015-1-8 21:56:44

您需要登录才可以下载或查看，没有账号？注册

x

我需要用Verilog写一个串行转并行模块。该模块接收到一串速率为100K的数据（共26bits），使用系统时钟为13,56M，怎样进行转换啊。我大概指导似乎可以用Uart协议，但我还没学过uart。而且我这个只是单工，不需要双向传输，有没有比较简单的方法，知道的都来给小弟指导下，感激不尽！！

鬼舞十七 · 发表于 2015-1-9 09:17:33

一个移位器，一个计数器，计满置标志

michxia · 发表于 2015-1-9 09:22:42

输入数据100k串行接收下来，高频取走就好，关键是串行输入计数，高频采样的控制，不要去想uart，这样把简单事情搞复杂了。

jun_dahai · 发表于 2015-1-9 09:52:38

这种接口多了去了，最简单的参考，SPI

jamy3531 · 发表于 2015-1-9 10:24:29

回复 2# 鬼舞十七

我之前想的也差不多这样，但这样可靠吧？

jamy3531 · 发表于 2015-1-9 10:26:01

回复 3# michxia

嗯，说的有道理，已经决定采用寄存器，计数器来设计，谢谢

jamy3531 · 发表于 2015-1-9 10:28:58

回复 4# jun_dahai

嗯，谢谢，我看看spi去

鬼舞十七 · 发表于 2015-1-9 16:03:47

回复 1# jamy3531

这是NFC或者RFID的HF的解码模块吧

jamy3531 · 发表于 2015-1-9 18:01:05

回复 8# 鬼舞十七

有点关系吧，解码出来的数据

鬼舞十七 · 发表于 2015-1-12 14:36:18

那你到底担心什么不可靠？按你的说法，数据率100K（其实我猜应该是106K），已经是解码出来数据了，又没有防抖滤波异步之类的问题了，一个简单的串转并，要多高科技啊

[求助] 串行转并行设计求助！！！